Verilog-AMS
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Verilog-AMS是Verilog硬件描述語言的一個衍生。它包含了模擬和混訊擴展模塊，以實現對於模擬電路和混訊系統行為的描述。它擴展了Verilog、SystemVerilog等的事件驅動仿真器的迴路，通過使用一個連續時間仿真器，可以在模擬域（package.lua第80行Lua錯誤：module 'Module:Lang/data/iana languages' not found）上求解微分方程。模擬事件可以觸發數碼行為，反之亦可。[1]
參考文獻[編輯]
- ↑ Scheduling semantics are specified in the Verilog/AMS Language Reference Manual, section 8.
外部連結[編輯]
- I. Miller and T. Cassagnes, "Verilog-AMS Eases Mixed Mode Signal Simulation," Technical Proceedings of the 2000 International Conference on Modeling and Simulation of Microsystems, pp. 305-308, Available: https://web.archive.org/web/20070927051749/http://www.nsti.org/publ/MSM2000/T31.01.pdf
一般的資料[編輯]
- Accellera Verilog Analog Mixed-Signal Group
- verilog-ams.com
- The Designer's Guide Community, Verilog-A/MS （頁面存檔備份，存於互聯網檔案館） — Examples of models written in Verilog-AMS]
- EDA.ORG AMS Wiki（頁面存檔備份，存於互聯網檔案館） - Issues, future development, SystemVerilog integration
