動態隨機存取記憶體

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揮發性記憶體
RAM
發展中
歷史上
非揮發性記憶體
ROM
非揮發性隨機存取記憶體
早期非揮發性隨機存取記憶體
磁式
光學式
發展中
歷史上
File:MT4C1024-HD.jpg
美光科技MT4C1024動態隨機存取記憶體積體電路（1994年）的裸晶相片。其容量為1兆位，等於220位或128 KiB。[1]
File:NeXTcube motherboard.jpg
1990年NeXTcube（英語：NeXTcube）電腦的主機板，帶有64 MiB主記憶體動態隨機存取記憶體（左上）和256 KiB的VRAM[2]（下邊緣中右側）

動態隨機存取記憶體（英語：dynamic random-access memory, DRAM，中國大陸作動態隨機存儲器，又稱動態RAM[3]），是一種半導體記憶體，通常被用作主記憶體，用於儲存運行中的程式和數據。在DRAM中，每個記憶單元由一個電容和一個電晶體組成，主要的作用原理是利用電容內儲存電荷的多寡來代表一個二進制位元（bit）是1還是0。與大部分的隨機存取記憶體（RAM）一樣，存在DRAM中的資料會在電力切斷以後很快消失，因此它屬於一種揮發性記憶體（volatile memory）裝置。

由於電晶體會有漏電流的現象，導致電容上所儲存的電荷數量並不足以正確的判別資料，進而導致資料毀損。因此對於DRAM來說，周期性地充電是一個不可避免的條件。由於這種需要定時重新整理的特性，因此被稱為「動態」記憶體。相對來說，靜態記憶體（SRAM）只要存入資料後，即使不重新整理也不會遺失記憶。

DRAM與靜態隨機存取記憶體（Static random-access memory，SRAM）相比，具有更高的密度和較低的成本，因為其每一個位元的資料都只需一個電容跟一個電晶體來處理，而SRAM上一個位元通常需要六個電晶體。正因這緣故，DRAM擁有非常高的密度，單位體積的容量較高，成本也較低。但相反的，DRAM也有存取速度較慢，耗電量較大的缺點。為了進一步提高速度，人們開發了同步（synchronous）DRAM或SDRAM，操作與外部時鐘同步，以實現高速執行。如今，DRAM一般都指SDRAM。[4]

由於動態隨機存取記憶體具有較高的密度和較低的成本，因此它被廣泛應用於個人電腦、伺服器、智慧型手機和其他計算機系統中。但是，由於其重新整理操作和其他諸多因素，動態隨機存取記憶體的效能和可靠性有時會受到影響。因此，在設計和實現計算機系統時，需要考慮適當的記憶體架構和控制策略，以確保高效的運行和穩定性。

動態隨機存取記憶體通常被組織成一系列的記憶體晶片，這些晶片可以通過總線或其他互連技術進行連接。每個記憶體晶片可以包含數百萬到幾十億個記憶單元。由於DRAM儲存器需要重新整理操作，因此通常需要使用一些控制電路，例如記憶體控制器或記憶體介面控制器，以管理儲存器操作，如讀取、寫入、重新整理等。

動態隨機存取記憶體的每位元價格在2017年上漲了47%，這是自1988年上漲45%以來30年中的最大漲幅。[5]在2018年，「動態隨機存取記憶體市場的一個關鍵特徵是目前只有三個主要供應商——美光科技、SK海力士和三星電子」，它們「對產能保持著相當嚴格的控制」。[6]

其他製造商製造並銷售雙列直插式儲存模組（DIMM）但不製造其中的動態隨機存取記憶體晶片（例如金士頓科技），部分製造商單獨銷售堆疊式DRAM（例如用於百億億次級別的最快超級電腦中），如Viking Technology。還有些製造商將此類記憶體整合到其他產品中銷售，例如富士通將其整合到CPU中，AMD整合到GPU中，以及Nvidia在其部分GPU晶片中採用HBM2。

歷史[編輯]

前身[編輯]

File:Original 1T1C DRAM design.svg
描繪原始單電晶體單電容器NMOS動態隨機存取記憶體單元截面的原理圖。該設計於1968年獲得專利。

第二次世界大戰期間，布萊切利園使用了一台代號為「水瓶座」的密碼分析機，其中包含硬連線動態記憶體。機器讀取紙帶後，將其上的字元「記憶在動態儲存庫中」。該儲存庫採用大型電容器組，通過充電與否來記錄資料：帶電電容器代表叉（1），未帶電電容器代表點（0）。由於電荷會逐漸洩漏，系統需施加周期性脈衝以補充帶電電容器的電量（「動態」一詞即源於此）。[7]

1965年11月，東芝推出應用於其Toscal BC-1411電子計算機的雙極型動態隨機存取記憶體。[8][9][10]1966年，東芝的Tomohisa Yoshimaru與Hiroshi Komikawa對一種包含多個電晶體與單個電容器的儲存電路申請了日本專利，並於1967年申請了美國專利。[11]

上述早期動態隨機存取記憶體採用雙極型電晶體。儘管其效能優於磁芯記憶體，但其高昂的成本使其無法撼動當時磁芯記憶體的主導地位。[12]電容器也曾用於早期的儲存方案中，例如阿塔納索夫-貝瑞電腦的磁鼓、威廉士管與選數管。[來源請求]

單MOS動態隨機存取記憶體[編輯]

1966年，羅伯特·丹納德博士在IBM托馬斯·J·華生研究中心研發MOS記憶體時，試圖尋找一種替代方案，以取代每位元需六個MOS電晶體的靜態隨機存取記憶體。在此期間，他發明了現代動態隨機存取記憶體架構，實現單MOS電晶體對應單電容器的設計。[13][14]在研究MOS技術特性時，他發現該技術可用於構建電容器，利用MOS電容器的充放電狀態即可表示資料位元的1和0，並可通過MOS電晶體控制電荷寫入。單電晶體MOS動態隨機存取記憶體單元由此誕生。[15]他於1967年提交專利申請，並於1968年獲得美國專利（編號3,387,286）。[16]相比磁芯記憶體，MOS記憶體效能更高、成本更低且功耗更小。[17]專利中如此描述該發明：「在一項實施例中，每個儲存單元均由單個場效電晶體與單個電容器構成。」

1969年，位於加利福尼亞州桑尼維爾的進階儲存系統公司（Advanced Memory Systems）將MOS動態隨機存取記憶體晶片商業化。這款1024位元晶片被出售給霍尼韋爾、雷神公司與王安電腦等企業。 同年，霍尼韋爾委託英特爾利用其自主研發的三電晶體單元製造動態隨機存取記憶體。該專案最終催生了1970年初的Intel 1102。[18]然而，Intel 1102存在諸多缺陷，促使英特爾秘密啟動內部改良設計，以避免與霍尼韋爾發生專利衝突。儘管初期因光罩問題導致良率低下（直至第五次修改光罩才得以解決），該設計最終促成了1970年10月面世的首款商用動態隨機存取記憶體——Intel 1103（英語：Intel 1103）。Intel 1103由喬爾·卡普（Joel Karp）設計，帕特·埃爾哈特（Pat Earhart）負責版圖規劃，光罩則由芭芭拉·馬尼斯（Barbara Maness）與朱迪·加西亞（Judy Garcia）切割。[19][原創研究？]20世紀70年代初，MOS記憶體徹底取代磁芯記憶體，成為主導儲存技術。[17]

Mostek（英語：Mostek）於1973年推出了由羅伯特·普羅布斯廷（Robert Proebsting）設計的MK4096 4 Kbit動態隨機存取記憶體，這是首款採用多路復用行與列位址線的動態隨機存取記憶體。該定址方案利用相同的位址引腳，在交替的匯流排周期內分次接收目標儲存單元位址的低位與高位。這一突破性進展將所需位址線數量減半，使晶片得以採用引腳更少的封裝方案。隨著記憶體容量的不斷迭代，該成本優勢愈發顯著。MK4096被證實為一款極具魯棒性的客戶級應用設計。當密度提升至16 Kbit時，其成本優勢進一步擴大；1976年問世的16 Kbit Mostek MK4116動態隨機存取記憶體，[20][21]一舉拿下全球逾75%的動態隨機存取記憶體市場份額。然而，隨著20世紀80年代初儲存密度突破64 Kbit，Mostek等美國本土製造商相繼被日本企業趕超，後者在整個20世紀80至90年代徹底主導了美國及全球市場。[來源請求]

1985年初，高登·摩爾決定讓英特爾退出動態隨機存取記憶體生產業務。[22] 至1986年，絕大多數美國晶片製造商已停止生產動態隨機存取記憶體。[23]僅剩美光科技與德州儀器維持商業量產，而IBM則保留生產線以供內部使用。[來源請求]

1985年，64K動態隨機存取記憶體晶片已成為電腦標配，且全球逾六成產能被日本企業壟斷。美國半導體製造商隨即指責日本企業通過傾銷手段，意圖將美國本土廠商逐出大宗記憶晶片市場。短短18個月內，64K晶片單價從3.50美元暴跌至35美分，導致部分美國企業遭受毀滅性財務打擊。1985年12月4日，美國商務部國際貿易管理局裁定該項申訴成立。[24][25][26][27]

同步動態隨機存取記憶體（SDRAM）由三星研發。首款商用SDRAM晶片為三星KM48SL2000，其容量為16 Mbit，[28]於1992年問世。[29]首款商用雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）晶片則是三星於1998年發布的64 Mbit DDR SDRAM晶片。[30]

2001年，日本動態隨機存取記憶體製造商反控韓國同行涉嫌傾銷。[31][32][33][34]

2002年，美國電腦製造商正式提起針對操縱動態隨機存取記憶體價格的訴訟。[35]

工作原理[編輯]

File:Square array of mosfet cells read.png
讀取簡單4<math>\times</math>4動態隨機存取記憶體陣列的工作原理
File:DRAM cell field (details).png
動態隨機存取記憶體單元陣列基本結構

DRAM通常以一個電容和一個電晶體為一個單元排成二維矩陣，左圖所示是一個4×4的矩陣。部分動態隨機存取記憶體矩陣長寬均達數千個單元。[36][37]

連接各行的長水平線稱為字線（word line）。每列單元由兩條位線組成，分別間隔連接該列內的儲存單元（右側插圖未標示此關鍵細節）。它們通常被稱為+位線與-位線。

感測放大器本質上是位於位線之間的一對交叉耦合反相器。第一個反相器輸入端連接+位線，輸出端連接-位線；第二個反相器輸入端連接-位線，輸出端連接+位線。該結構形成正回饋，當一條位線達到最高電壓且另一條位線降至最低電壓時即達到穩定狀態。

基本的操作機制分為讀(Read)和寫(Write)，讀的時候先讓Bitline(BL)先充電到操作電壓的一半，然後再把電晶體打開讓BL和電容產生電荷共享的現象，若內部儲存的值為1，則BL的電壓會被電荷共享抬高到高於操作電壓的一半，反之，若內部儲存的值為0，則會把BL的電壓拉低到低於操作電壓的一半，得到了BL的電壓後，再經過放大器來判別出內部的值為0和1。寫的時候會把電晶體打開，若要寫1時則把BL電壓抬高到操作電壓使電容上儲存著操作電壓，若要寫0時則把BL降低到0伏特使電容內部沒有電荷。

從動態隨機存取記憶體儲存單元讀取資料位的操作[編輯]

  1. 斷開感測放大器連接。[38]
  2. 將位線預充電至介於高低邏輯電平之間的絕對相等電壓（例如若兩電平分別為0與1V，則預充電至0.5V）。位線在物理結構上保持對稱以確保電容相等，故此時兩端電壓一致。[38]
  3. 關閉預充電電路。由於位線較長，其自身電容足以在短時間內維持預充電電壓。[38]
  4. 隨後將目標行的字線驅動至高電平，使單元的儲存電容器接入相應位線。此時電晶體導通，電荷隨之從儲存單元轉移至位線（若儲存值為1），或從位線轉移至儲存單元（若儲存值為0）。由於位線電容通常遠高於儲存單元電容，若儲存單元電容器處於放電狀態，位線電壓僅微弱上升；若處於充電狀態則微弱下降（例如上述兩情況分別為0.54V與0.45V）。由於另一條位線維持在0.50V，兩條扭絞位線之間便產生微小壓差。[38]
  5. 此時將感測放大器接入位線對。交叉耦合反相器隨即觸發正回饋，放大特定列奇偶行位線間的微小壓差，直至一條位線徹底降至最低電壓，另一條升至最高電壓。一旦完成此過程，該行即處於「開啟」狀態（所需單元資料已可供讀取）。[38]
  6. 開啟行內的所有儲存單元被同步感測，感測放大器輸出端隨之鎖存資料。隨後列位址指定某一鎖存位接入外部資料匯流排。讀取同一行內的不同列無需經歷行開啟延遲，因為開啟行內的所有資料均已感測並鎖存完畢。[38]
  7. 讀取開啟行內的列資料時，電流由感測放大器輸出端沿位線回流，為儲存單元重新充電。此過程通過推高原有帶電電容器的電壓，或維持空電容器的放電狀態，鞏固（即重新整理）了儲存單元內部電荷。需注意，受位線長度影響，電荷回傳至單元電容器的傳播延遲相當長。該耗時顯著超出了感測放大階段，因而會與一次或多次列讀取操作重疊。[38]
  8. 當前開啟行內所有目標列讀取完畢後，關閉字線以斷開儲存單元電容器與位線的連接（即關閉該行）。隨後關閉感測放大器，位線再次進入預充電狀態。[38]

寫入記憶體[編輯]

File:Square array of mosfet cells write.png
寫入動態隨機存取記憶體單元

儲存資料時先開啟目標行，並將指定列的感測放大器暫強制拉至預設的高電壓或低電壓狀態，進而通過位線對單元儲存電容器充放電至目標值。得益於感測放大器的正回饋構型，即使撤除強制電壓，它也能將位線維持在穩定電壓。向特定單元寫入資料時，行內所有列如同讀取階段一樣被同步感測，因此儘管僅更改了單一列的儲存單元電容器電荷，但整行均被重新整理（回寫），如右圖所示。[38]

重新整理頻率[編輯]

根據JEDEC標準，製造商通常規定每行必須每64ms或更短時間內重新整理一次。[來源請求]

部分系統每隔64 ms觸發一次涵蓋所有行的集中突發重新整理。另有系統在整個64 ms周期內均勻交錯地逐行重新整理。例如，擁有213=8,192行的系統需採用交錯式重新整理頻率，即每7.8 μs重新整理一行（64 ms除以8,192行）。少數即時系統依據控制系統其餘硬體運作的外部定時器機制分批重新整理記憶體，例如影片裝置中每10-20 ms出現一次的垂直空白間隙。[來源請求]

下一待重新整理行的位址由外部邏輯或動態隨機存取記憶體內部的計數器維護。由系統提供行位址（及重新整理命令）旨在更精確地掌控重新整理時機與具體行號。由於該系統既掌握記憶體訪問模式又明晰動態隨機存取記憶體的重新整理需求，此舉可將記憶體訪問衝突降至最低。當行位址由動態隨機存取記憶體內建計數器提供時，系統即放棄對目標重新整理行的控制權，僅負責傳送重新整理指令。部分現代動態隨機存取記憶體具備自重新整理功能；徹底免除外部邏輯傳送重新整理指令或提供行位址的需求。[來源請求]

在特定條件下，即便動態隨機存取記憶體數分鐘未獲重新整理，內部絕大多數資料依然可被恢復。[39]

記憶體時序[編輯]

全面描述動態隨機存取記憶體運作時序需要諸多參數。以下摘自1998年發布的資料手冊，列舉了兩種速度等級的非同步動態隨機存取記憶體時序範例：[40]

非同步動態隨機存取記憶體典型時序
"50ns" "60ns" 描述
tRC 84ns 104ns 隨機讀寫周期時間（兩個完整/RAS周期之間的間隔）
tRAC 50ns 60ns 訪問時間：/RAS低電平至輸出有效資料
tRCD 11ns 14ns /RAS低電平至/CAS低電平時間
tRAS 50ns 60ns /RAS脈衝寬度（最短/RAS低電平時間）
tRP 30ns 40ns /RAS預充電時間（最短/RAS高電平時間）
tPC 20ns 25ns 頁模式讀寫周期時間（/CAS至/CAS）
tAA 25ns 30ns 訪問時間：列位址有效至輸出有效資料（涵蓋/CAS低電平前的位址建立時間）
tCAC 13ns 15ns 訪問時間：/CAS低電平至輸出有效資料
tCAS 8ns 10ns 最短/CAS低電平脈衝寬度

因此通常引述的核心指標即「/RAS低電平至輸出有效資料時間」。它涵蓋了開啟行、穩定感測放大器並將指定列資料傳輸至輸出端所需的耗時。這也構成了最短/RAS低電平時間，因其囊括了放大後資料回傳並為單元重新充電的用時。從已開啟頁面內讀取後續位元的耗時則大幅縮短，由/CAS至/CAS周期時間決定。由於該核心指標設定了不受行長或頁面大小影響的效能下限，它便成為橫向對比各類動態隨機存取記憶體效能的最直觀基準。龐大的陣列不可避免地推高位線電容並拉長傳播延遲，鑑於感測放大器的穩定耗時高度依賴電容大小與傳播延遲，上述操作時間亦被同步拉長。現代動態隨機存取記憶體晶片為規避速度衰減，轉而在單顆晶片內整合大量獨立且完整的動態隨機存取記憶體陣列，以此兼顧高容量與讀寫效率。[來源請求]

若由序向邏輯驅動此類RAM，相關耗時通常向上取整至最近的時鐘周期。例如經由100 MHz狀態機（即10 ns時鐘周期）訪問時，50 ns動態隨機存取記憶體首個讀取動作需消耗5個時鐘周期，而同頁內的後續讀取僅各需2個時鐘周期。由於頁內四次突發讀取極為普遍，此機制常被簡稱為「5-2-2-2」時序。[來源請求]

在描述同步記憶體時，時序由破折號分隔的時鐘周期數表示。這些數值代表了以動態隨機存取記憶體時鐘周期為基準的倍數關係，依次對應tCL-tRCD-tRP-tRAS。需注意，採用雙倍資料速率訊號機制時，該時脈頻率僅為資料傳輸速率的一半。在200MHz時鐘下，JEDEC標準PC3200時序標定為3-4-4-8，而主打高效能的高溢價PC3200規格DDR動態隨機存取記憶體DIMM則可挑戰2-2-2-5時序。[41][42]

同步動態隨機存取記憶體典型時序
PC-3200(DDR-400) PC2-6400(DDR2-800) PC3-12800(DDR3-1600) 描述
周期 時間 周期 時間 周期 時間
tCL 典型 3 15ns 5 12.5ns 9 11.25ns /CAS低電平至輸出有效資料（等同於tCAC）
高速 2 10ns 4 10ns 8 10ns
tRCD 典型 4 20ns 5 12.5ns 9 11.25ns /RAS低電平至/CAS低電平時間
高速 2 10ns 4 10ns 8 10ns
tRP 典型 4 20ns 5 12.5ns 9 11.25ns /RAS預充電時間（最短預充電至啟用間隔）
高速 2 10ns 4 10ns 8 10ns
tRAS 典型 8 40ns 16 40ns 27 33.75ns 行啟用時間（最短啟用至預充電間隔）
高速 5 25ns 12 30ns 24 30ns

最小隨機訪問時間雖由tRAC=50ns縮減至tRCD+tCL=22.5ns，但即便是頂級20ns顆粒也僅達到非同步動態隨機存取記憶體速度的2.5倍。CAS延遲的改善幅度更小，僅由tCAC=13ns微降至10ns。然而，DDR3記憶體卻硬生生榨出了32倍的頻寬躍升；依託內部管線與極寬的資料匯流排，它每1.25ns便能輸出雙字資料（1600 Mword/s），而EDO動態隨機存取記憶體受制於tPC=20ns的瓶頸，同期只能輸出單字（50Mword/s）。

時序縮寫[編輯]

  • tCL–CAS延遲（CAS latency）
  • tCR–命令速率（Command rate）
  • tPTP–預充電至預充電延遲（precharge to precharge delay）
  • tRAS–RAS啟用時間（RAS active time）
  • tRCD–RAS至CAS延遲（RAS to CAS delay）
  • tREF–重新整理周期（Refresh period）
  • tRFC–行重新整理周期時間（Row refresh cycle time）
  • tRP–RAS預充電（RAS precharge）
  • tRRD–RAS至RAS延遲（RAS to RAS delay）
  • tRTP–讀取至預充電延遲（Read to precharge delay）
  • tRTR–讀取至讀取延遲（Read to read delay）
  • tRTW–讀取至寫入延遲（Read to write delay）
  • tWR–寫入恢復時間（Write recovery time）
  • tWTP–寫入至預充電延遲（Write to precharge delay）
  • tWTR–寫入至讀取延遲（Write to read delay）
  • tWTW–寫入至寫入延遲（Write to write delay）

相關條目[編輯]

參考文獻[編輯]

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