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{{redirect|DDR5|GDDR5顯示記憶體|GDDR5|第5代行動型DDR記憶體|Mobile DDR#LPDDR5}}{{Expand language|en}}{{noteTA
| G1 = IT
}}
{{Infobox information appliance
| name = DDR5 SDRAM
| type = [[SDRAM]]
| image =File:DDR5 SDRAM IMGP6304 smial wp.jpg
| caption =16 [[Gigabyte|GiB]] DDR5-4800 1.1 V [[寄存器内存|UDIMM]] 内存
| developer =[[JEDEC]]
| release date = 2020年7月14日<ref name="anandtech-ddr5">{{cite web|url=https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond|title=DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond|last=Smith|first=Ryan|date=2020-07-14|website=AnandTech|access-date=2020-07-15|archive-date=2021-04-05|archive-url=https://web.archive.org/web/20210405133714/https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond}}</ref>
| frequency =
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| predecessor = [[DDR4 SDRAM]]
|generation=5代}}
{{記憶體類型}}

'''第五代雙倍資料率同步動態隨機存取記憶體'''（{{langx|en|double data rate fifth-generation synchronous dynamic random-access memory}}，縮寫'''DDR5 SDRAM'''）是一種[[帶寬 (計算機)|高頻寬]]電腦[[記憶體]]規格。它屬於[[SDRAM]]家族的記憶體產品。

据[[英特爾]]公司Geof Findley稱，[[JEDEC]]計畫在2016年發佈DDR5 SDRAM規範，該種記憶體將在2020年向[[終端使用者]]提供。截至2017年2月，JEDEC部分規範信息已經公开。<ref>{{cite web|title=JEDEC Memory Workshops: DDR5, NVDIMM-P, DRAM Tutorial|url=https://www.jedec.org/memory-workshops-2017|accessdate=2017-03-30|author=|date=|format=|website=JEDEC|publisher=|language=en|archive-url=https://web.archive.org/web/20170316025951/https://www.jedec.org/memory-workshops-2017|archive-date=2017-03-16|dead-url=no}}</ref><ref>{{cite web|title=DDR5記憶體終於殺到！一個悲凉英雄|url=http://news.mydrivers.com/1/496/496124.htm|accessdate=2017-02-13|author=|date=|format=|website=快科技|publisher=|language=zh-CN|archive-url=https://web.archive.org/web/20170214102024/http://news.mydrivers.com/1/496/496124.htm|archive-date=2017-02-14|dead-url=no}}</ref><ref name="my20202">{{cite web|title=DDR5記憶體詳细規格公布：2020年普及！|url=http://news.mydrivers.com/1/496/496349.htm|accessdate=2017-02-13|author=|date=|format=|website=快科技|publisher=|language=zh-CN|archive-url=https://web.archive.org/web/20170214102700/http://news.mydrivers.com/1/496/496349.htm|archive-date=2017-02-14|dead-url=no}}</ref>而2017年4月的新聞顯示，JEDEC宣布將在當年6月公布更多信息，DDR5設計規範將於次年出爐<ref>{{cite web|title=JEDEC：比DDR4快兩倍的DDR5將在明年底定|url=http://www.ithome.com.tw/news/113232|accessdate=2017-09-22|author=|date=2017-04-03|format=|website=iThome|publisher=|language=zh-TW|archive-url=https://web.archive.org/web/20170922200821/http://www.ithome.com.tw/news/113232|archive-date=2017-09-22|dead-url=no}}</ref>。

2018年11月，SK海力士宣布研發完成，2020年量產。<ref>{{Cite web|title=SK 海力士發表次代記憶體 DDR5，滿足大數據、AI 需求|url=https://technews.tw/2018/11/15/sk-hynix-announces-1ynm-16gb-ddr5-dram/|accessdate=2019-04-25|work=TechNews 科技新報|language=zh-TW|archive-url=https://web.archive.org/web/20190425070156/https://technews.tw/2018/11/15/sk-hynix-announces-1ynm-16gb-ddr5-dram/|archive-date=2019-04-25|dead-url=no}}</ref>

== 内存芯片 ==
虽然前几代[[SDRAM]]允许使用由内存芯片和无源布线（加上[[SPD|小型串行检测]]ROM）组成的无缓冲 [[DIMM]]，但 DDR5 DIMM 需要额外的缓冲电路，使得 DIMM 的接口不同于 RAM 芯片本身的接口。

DDR5 LRDIMM 使用 12V 电压，UDIMM 使用 5V 电压。DDR5 DIMM 仅提供 3.3 V 的管理接口电源，<ref>{{Cite web |title=Wayback Machine |url=https://mis-prod-koce-producthomepage-cdn-01-blob-ep.azureedge.net/web/TR-20210526195932644.pdf |website=web.archive.org |access-date=2022-07-29 |archive-date=2021-10-29 |archive-url=https://web.archive.org/web/20211029163115/https://mis-prod-koce-producthomepage-cdn-01-blob-ep.azureedge.net/web/TR-20210526195932644.pdf |dead-url=unfit }}</ref>并使用板载电路（[[電源管理IC|电源管理集成电路]]和相关的组件）转换为内存芯片所需的较低电压。接近使用点的最终电压调节可提供更稳定的电源，并反映了 CPU [[稳压器]]的发展。

与 DDR4 不同，所有 DDR5 芯片都具有芯片内[[纠错内存|ECC]]，在将数据发送到 CPU 之前检测并纠正错误。但是，这与内存模块上带有额外数据校正芯片的真正ECC 内存不同。DDR5 的纠错是为了提高可靠性并允许使用更密集的 RAM 芯片，从而降低每个芯片的缺陷率。但请注意，DDR5 DIMM 仍有 ECC 变体。该变体有额外的电路到 CPU 以发送错误检测数据，让 CPU 检测和纠正传输过程中发生的错误。<ref>{{Citation|title=Why DDR5 does NOT have ECC (by default)|url=https://www.youtube.com/watch?v=XGwcPzBJCh0|accessdate=2022-07-29|language=zh-CN|archive-date=2022-07-29|archive-url=https://web.archive.org/web/20220729045537/https://www.youtube.com/watch?v=XGwcPzBJCh0|dead-url=no}}</ref>
== 雙控制器雙通道 ==
處理器對每条 [[DIMM]] 内存，均設有两个独立控制器，架構上兩條記憶體組成雙控制器雙通道。虽然早期的 SDRAM 有一条 [[控制器區域網路|CA]]（命令/地址）总线控制 64 条（用于非 ECC）或 72 条（用于 ECC）数据线，但在 DDR5 DIMM 时则由两条 CA 总线控制：32 条（非 ECC）或 40 条（ECC）数据每条线，总共 64 或 80 条数据线。该总线宽度乘以两倍的最小-{zh-hans:突发;zh-hant:突發}-长度（16 字节）保留了 64 字节的最小访问大小，这与 [[X86|x86 微处理器]]使用的高速缓存行大小相匹配。

== 參考資料 ==
{{Reflist}}

{{DRAM}}

[[Category:SDRAM]]
[[Category:2020年面世]]

DDR5 SDRAM - 版本历史

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