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=== 线网变量的连续赋值 ===
对线网类型变量的连续赋值是数字电路数据流建模的重要步骤，数字系统不含时序的组合逻辑部分可以使用线网的连续赋值描述。线网不能够像寄存器那样储存当前数值，它需要驱动源提供信号，这种驱动是连续不断的，因此线网变量的赋值称为连续赋值，这与寄存器变量在过程中的单次赋值不同，而且所用的运算符也有区别。在Verilog里，线网连续赋值的关键字为<code>assign</code>，下面为一个例子：

<syntaxhighlight lang="verilog">
module and
wire out;
wire in1, in2;
assign out = in1 & in2;
</syntaxhighlight>

在这个例子中，线网变量<code>out</code>在系统运行过程中总为两个输入线网变量<code>in1</code>和<code>in2</code>逻辑与的结果。

线网的连续赋值可以在关键字<code>assgin</code>附加延迟信息，{{R|Navabi|page=43}}例如上面的代码可以改为：

<syntaxhighlight lang="verilog">
assign #5 out = in1 & in2; //in1和in2逻辑与的结果在5个时间周期后才施加在out上
</syntaxhighlight>