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=== 编译指令 ===
Verilog具有一些编译指令，它们的基本格式为<code><nowiki>`<keyword></nowiki></code>，注意第一个符号不是单引号，而是键盘上数字1左边那个键对应的撇号。常用的编译指令有文本宏预定义<code>`define</code>、<code>`include</code>，它们的功能与C语言中类似，分别提供文本替换、文件包含的功能。Verilog还提供了<code>`ifdef</code>、<code>`ifndef</code>等一系列条件编译指令，设计人员可以使得代码在满足一定条件的情况下才进行编译。此外，<code>`timescale</code>指令可以对时间单位进行定义。{{R|Samir|page=132}}详细的编译指令清单请参阅相关参考书籍。