编辑“︁Verilog”︁（章节）

==== 数组 ====
Verilog中的几种寄存器类型的数据，{{R|Navabi|page=32}}包括<code>reg</code>、<code>integer</code>、<code>time</code>、<code>real</code>，以及由这几种数据构成的向量，都可以构成数组。声明数组时，方括号位于数组名的后面，括号内的第一个数字为第一个元素的序号，第二个数字为最后一个元素的序号，中间用冒号隔开。如果数组是由向量构成的，则数组的其中某个元素是向量。同样，出于习惯考虑，我们一般让数组第一个元素的序号为0，后面元素的序号依次递增。此外，和C语言类似，用户可以声明多维数组。例如：

<syntaxhighlight lang="verilog">
integer number [0:100]; //声明一个有101个元素的整数数组
number [25] = 1234; //将1234赋值给25号（第26个）元素
reg [7:0] my_input [65535:0]; //声明一个有65536个元素的8位向量寄存器
my_input [97] = 8'b10110101; //将10110101分别赋值给97号（第2个）元素的7至0位
reg my_reg [0:3][0:4]; //声明一个具有20个元素的二维寄存器数组
my_reg [1][2] = 1'b1; //将1赋值给上述二维数组的第2行、第3列元素
</syntaxhighlight>

由于数组和向量的表示都使用了方括号，因此使用时需要注意这个变量或向量的名称在最初被声明为何种类型的数据。上面第三行的例子是65536个8位向量组成的向量数组，它可以描述一个64[[千字节|KB]]的存储器。

表示数组某个元素时，允许使用变量来表示元素的索引（如<code>number [i] = 1234;</code>），但是表示一个向量的一位或者几位时，只允许使用数字来表示位的索引；此外，使用数组时一次只能对一个元素进行操作，而不能向向量那样同时对连续的几个位进行操作，例如<code>my_input [65535][7:4] = 4'b1010;</code>将一个四位二进制数赋值给第65536个元素的高四位。{{R|John|page=86}}